Ingénieur Fpga


CV43215
27/12/2018
27/12/2018
03/01/2019

Bac + 5 et plus : DEA, DESS, mastère, MBA...
Entre 5 et 10 ans d'expérience

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Expériences
SCROME
Ingénieur FPGA
- Développement, Intégration Validation d'un FPGA d'acquisition, d'incrustation de menus de réticules, et de restitution vidéo :

- Implémentation de fonctionnalités d'arbitrage et d'accès mémoire (Arbiter/DMA) et d'incrustation de réticules fixes et mobiles.
- Mise en place de l'environnement de simulation et de routage (Scripts Batch).
- Intégration des CPLDs de test et Applicatif.
- Création d'une interface graphique QT pour le téléchargement, la simulation, et le placement routage des CPLDs.
- Rédaction de plan de tests système, de documents supports (manuel utilisateur, manuel de maintenance).
- Mise en place d'un serveur Git pour la gestion des sources.

- Lattice Diamond 3.9, ModelSim ; Gestion de configuration SVN.
- Langage VHDL / Batch
- Tests sur plateformes CPLD MACHXO3



Pixium Vision
Ingénieur FPGA
- Développement, Intégration Validation et Maintient d'un FPGA d'acquisition, de traitement et de restitution vidéo :

- Implémentation de fonctionnalités/sécurités liées au pilotage d'une source laser.
- Mise en place de protocoles de test.
- Implémentation de fonctionnalités de rotation et flip/miroir.
- Xilinx Vivado 2014.4, ModelSim ; Gestion de configuration SVN.
- Langage VHDL / System Verilog, Python
- Tests sur plateformes FPGA Artix 7
- Environnement médical ISO 13485
- Linux



Thales R&T
Ingénieur FPGA
- Spécification, Développement, Intégration et Validation d'un protocole de messagerie NoC sur FPGA destiné à traiter des flux radar :

- Ajout d’une option de paquetisation dans un NoC sur Virtex 6. paquet
- Evolution de la messagerie NoC.
- Création de nouveaux scénarii mettant en place des accès concurrents au DDR du NoC, par plusieurs clients.

- Xilinx ISE 14.6, QSys, ModelSim ; Gestion de configuration SVN.
- Langage VHDL.
- Tests sur plateformes FPGA Xilinx Virtex 6.
- Linux



SAGEM DSOD
Ingénieur FPGA
- Spécification, Conception, Développement d'un FPGA de centrale capteurs (Caméra IR, caméra Voie jour, ....) :

- Spécification, conception et intégration de FPGA sur CYCLONE V, pour le démonstrateur d’un système d’autoguidage.
- Adaptation de blocs et design d'interfaces.
- Pilotage du système par registres via une liaison de débug.
- Intégration sur banc de test avec un prototype du démonstrateur.
- Etude de faisabilité et développement sur cible de l'interface Superlite :

- Analyse et dérisquage du portage d'une IP ALTERA dédiée ARRIA V vers CYCLONE V
- Analyse du débit nécessaire par rapport à la fréquence de fonctionnement.
- Regénération de tous les cores ARRIA V en core CYCLONE V.
- Proposition de solutions pour gérer les différents domaines d'horloge.
- Initialisation et configuration de l'IP.
- Conception et intégration d’une interface Superlite (PCIe 1x Full duplex) par rebouclage.
- Intégration et adaptations de l'IP pour permettre la communication entre un module Altera (CYCLONE V) et un équipement à base de Spartan 6 Xilinx.
- Conception et livraison d’un module Superlite paramétrable et intégrable (Nx, débit x1 x2 ou x4 Full-Duplex) pour différents produits et FPGAs de test.

- Expertises pour le traitement de PR sur les FPGAs en exploitation (cœurs vidéo caméras et jumelles) :

- Investigation sur les conditions d'utilisation.
- Reproduction du problème sur produit éclaté ou plateforme de test.
- Développement de patch, intégration et validation.

- Altera Quartus II, QSys, ModelSim ; Gestion de configuration CVS.
- Langage VHDL.
- Tests sur plateformes FPGA Altera Cyclone V & III.
- Windows



EADS - IW
Ingénieur FPGA
- Conception, développement et intégration d’un contrôleur de mémoire sur un FPGA Stratix IV d’Altera, pour le pilotage d’une DDR3-SDRAM à 400 MHz.

- Programmation d’un FPGA Altera Stratix IV
- Réalisation des fonctionnalités de configuration, de rafraichissement et de lecture/écriture de la mémoire
- Intégration du contrôleur au sein d’un SoC avec un Nios II à l’aide de SOPC Builder
- Gestion du processeur à l’aide du Nios II IDE d’Altera. (environnement Eclipse)
- Vérification des signaux sur oscilloscope avec un analyseur logique numérique.

- Altera Quartus II, SOPC Builder, ModelSim.
- Langage VHDL.
- Tests sur kit de développement FPGA Altera Stratix IV.
- Windows



Adeneo
Ingénieur FPGA
- Etude de performance de code :

- Développement et documentation d’IP :
- Générateur de sinusoïde numérique
- Filtres numériques d’ordre 8
- Contrôleur de machine asynchrone
- Intégration en Hardware- In-the-Loop
- Comparaison des performances des IP codées et des IP auto-générées avec les modèles théoriques de référence en Matlab

- Xilinx ISE, Matlab & SimuLink, ModelSim, SVN.
- Langage VHDL
- Tests sur kit de développement FPGA Xilinx Spartan 3A-DSP
- Windows




Formations
Ingénieur Electronique Telecomunication Informatique - CPE LYON


Matrîce des compétences
CompétenceNb.Année(s) d'expérienceDernière UtilisationNiveau
Design FPGAEntre 5 et 10 ans d'expérience< 6 moisExpert
DocumentationEntre 5 et 10 ans d'expérience< 6 moisAvancé
Test, Verification & ValidationEntre 5 et 10 ans d'expérience< 6 moisAvancé

Maîtrise Linguistique
Niveau Oral : Courant
Niveau Ecrit : Courant




 
 


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